1樓：搞不來乙個名字
靜態功耗是指乙個電路維持在乙個或另乙個邏輯狀態時所需的功率。可以通過觀察電彎頌路中每個電阻元銀塵件的電流i和壓降v來計算每個元件的功率vi，並求和得到總功率，這就是沒有負載的情況下的靜態功耗，也就是我們通常在資料手冊上看到的標稱值。
fpga設計中常用的一些可以降低功耗的方法：
1.狀態機編碼：大量的邏輯資源是由實現的有限狀態機的型別來定義的。
one-hlt狀態機編碼建立每個狀態的乙個觸發器的狀態機，與gray和二進位狀態機，較少利用one-hot狀態機可以獲得功效更好的設計。一些綜合器軟體能自動對狀態機進行編碼，但最有效的方法是直接在hdl**中定義狀態值。
靜態功耗的定義及fpga設計中常用降低功耗的方法。
2.保護賦值：賦值保護的關鍵在於：
若最終的輸出不需要更新，則阻止輸入訊號向下傳播到其它邏輯塊。對輸入訊號的賦值保護可確保僅鋒鬧禪在適當時改變輸出值，從而將不必要的輸出開關減至最少。
在大型組合邏輯（例如寬匯流排複用器）的輸入端加鎖存器，這能抑制無效的開關活動，因為僅當輸出需要更新時輸入才被鎖好。類似地，可利用控制暫存器來開啟或關閉低階別的模組（如子模組中的狀態機）。使大匯流排和子模組保持在乙個恆定狀態有助於減少不相關輸出開關的數量。
3.組合環：在不注意的時候，設計師偶爾可能在fpga設計中建立了組合環。
當一組相關的組合邏輯在特定的條件下不斷振盪時，就會形成這些組合環。振盪器將消耗fpga中的許多電流。因此，最好是評估振盪器，或確保在重新評估之前任何反饋邏輯都由乙個暫存器來進行門控。
4.門控時鐘：對於暫時不使用的模組，系統可以減慢或停止其時鐘。
在任一給定時間，通過時鐘可以節省功耗。門控時鐘可以極大地節省功耗，因為有源時鐘緩衝器的數目減少，翻轉觸發器的次數將減少，因而那些觸發器的輸出端將減少可能反轉。門控時鐘要求仔細地規劃和分割演算法，但節省的功耗相當可觀。
如何降低靜態功耗
2樓：知識與健康是人生財富
1.所說靜態功耗，包括所有用電器，待機狀態。
2.廠家設計待機約1瓦，而音響靜態由設計電源優劣而定。
電路中動態功耗和靜態功耗哪個比較大
3樓：砸碎鐵飯碗
你好：1、伏世動碧簡態功率消耗是電路執行時的功缺慧肢耗，而靜態功率消耗是電路靜止、不工作時的功耗。
2、由於電路執行時需要電力驅動，所以：動態功率消耗要大。
降低靜態功耗的方法
4樓：生活達人小桃子
系統級應用的功耗節省方法：
1.系統時鐘速度。系統時脈頻率對電路板的總功耗有顯著影響，因為時鐘訊號的開關活動最多，電容性負載最大。不過，時鐘速度又與頻寬效能直接相關。
為了在茄猜困功耗和吞吐量之間取得乙個最佳平衡，設計者可以向不需要快時鐘的元件提供較慢的時鐘，而向那些對頻寬很關鍵的元件提供快時鐘，或使用乙個內建的鎖相環來為需要高速性牟的特定模組產生乙個快時鐘。
2.元件使能。有時，即使它們行為對目前功能而言是不必需的，輸出端仍會被賦值。為了減少示使用的i/o產生的多餘功耗，可以把乙個系統控制器對映到fpga，以關閉暫時不用的器件。
當乙個器件與當前操作無關時，系統控制可以解除其使用訊號；或者，若該器件將在長時間內不被訪問，則可以把它置於睡眠模式。在低功耗fpga中實現這樣乙個系統控制器可以減少系統的總開關活動，並智慧型地使一些暫不需要的器件保持在睡眠模式。元件使能類似於賦值保護，只不過元件使能是在系統級實現的，它控制的物件是電路板上的元件而非fpga中的模組。
3.智慧型協處理器。一般來說不得，液晶顯示屏和微處理器兆寬佔用了設計中的大部分功耗預算，因此，常常通過降低lcd螢幕亮度或部分關閉螢幕來節省功耗。
同樣地，使微處理器保持在睡眠模式也可以延長電池壽命。
不幸的是，微處理器通常需要處理多個器件的中斷服務程式，這就使微處理器很難處於睡眠模式。鑑於此，把外圍振作和中斷控制等任務解除安裝到乙個低功耗fpga上可以大大降低功耗顫念。在fpga中實現的乙個低功耗中斷控制器或資料協處理能夠自己處理一些中斷活動，所以可以避免為了低優先順序活動而喚醒微處理器。
對於那些嚴格要求低功耗的系統而言，採用合適的低功耗可程式設計邏輯器件和可以節省功耗的設計技術，有助於使系統功耗降至最小。
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