1樓：nexus科技
設計數字時鐘計數器電路大概有以下幾種方法：
①用標準的數字積體電路家族來搭建十進位制計數器。常用的ttl數位電路家族為7400系列。常用的cmos數位電路家族為cd4000系列。
②用基本的組合邏輯電路和觸發器來實現。利用數字設計中的狀態圖/卡諾圖等綜合工具從底層閘電路來搭建。
③用硬體設計語言來實現。常見的數字設計語言為vhdl和verilog
總體步驟為：
①畫出計數器的狀態轉換圖。
②根據狀態圖得出jk各個狀態變數的邏輯值。
③將jk的邏輯狀態代入卡諾圖進行化簡，得出jk表示式。
④根據jk表示式，畫出計數器的原理圖。
⑤**驗證計數器的輸出。
以下為詳細分解：
①②步驟比較直觀狀態圖如下。計數器需要3個jk觸發器，標記為jk1/jk2/jk3.
步驟③卡諾圖化簡以j2為例，其他的值類似，j2的卡諾圖為：
也即j2=bc=q1q0，所以簡單的與門即可實現。
步驟④的電路原理圖為：
步驟⑤的**驗證計數器的輸出為：（led輸出0～6並重復）
2樓：匿名使用者
這個電路圖在電子系統設計（好像是第三版）這本書上有的，自己可以去查一下。
其實要是你能搞明白這個電路的所有功能，那你的數電還是ok的！
3樓：匿名使用者
太複雜太囉嗦，用6個數碼管一個2051就可以搞定。
4樓：紫水梵訫
請問你的設計做出來沒，我現在也要作和你一樣的課程設計，你還有的話請發給我，謝謝。我要的急[email protected]
數字鐘課程設計原理圖以及製作方法
5樓：匿名使用者
數字中電子技術課
程設計報告
數位電子技術課程設計報告
題 目: 數字鐘的設計與製作
學 年學 期:
專 業 班 級:
學 號: 姓 名:
指導教師及職稱:講師
時 間:
地點：設計目的
熟悉積體電路的引腳安排.
掌握各晶片的邏輯功能及使用方法.
瞭解麵包板結構及其接線方法.
瞭解數字鐘的組成及工作原理.
熟悉數字鐘的設計與製作.
設計要求
1.設計指標
時間以24小時為一個週期;
顯示時,分,秒;
有校時功能,可以分別對時及分進行單獨校時,使其校正到標準時間;
計時過程具有報時功能,當時間到達整點前5秒進行蜂鳴報時;
為了保證計時的穩定及準確須由晶體振盪器提供錶針時間基準訊號.
2.設計要求
畫出電路原理圖(或**電路圖);
元器件及引數選擇;
電路**與除錯;
pcb檔案生成與列印輸出.
3.製作要求 自行裝配和除錯,並能發現問題和解決問題.
4.編寫設計報告 寫出設計與製作的全過程,附上有關資料和圖紙,
6樓：匿名使用者
有心得體會.
設計原理及其框圖
1.數字鐘的構成
數字鐘實際上是一個對標準頻率(1hz)進行計數的計數電路.由於計數的起始時間不可能與標準時間(如北京時間)一致,故需要在電路上加一個校時電路,同時標準的1hz時間訊號必須做到準確穩定.通常使用石英晶體振盪器電路構成數字鐘.
圖 3-1所示為數字鐘的一般構成框圖.
圖3-1 數字鐘的組成框圖
⑴晶體振盪器電路
晶體振盪器電路給數字鐘提供一個頻率穩定準確的32768hz的方波訊號,可保證數字鐘的走時準確及穩定.不管是指標式的電子鐘還是數字顯示的電子鐘都使用了晶體振盪器電路.
⑵分頻器電路
分頻器電路將32768hz的高頻方波訊號經32768()次分頻後得到1hz的方波訊號供秒計數器進行計數.分頻器實際上也就是計數器.
⑶時間計數器電路
時間計數電路由秒個位和秒十位計數器,分個位和分十位計數器及時個位和時十位計數器電路構成,其中秒個位和秒十位計數器,分個位和分十位計數器為60進位制計數器,而根據設計要求,時個位和時十位計數器為12進位制計數器.
⑷譯碼驅動電路
譯碼驅動電路將計數器輸出的8421bcd碼轉換為數碼管需要的邏輯狀態,並且為保證數碼管正常工作提供足夠的工作電流.
⑸數碼管
數碼管通常有發光二極體(led)數碼管和液晶(lcd)數碼管,本設計提供的為led數碼管.
2.數字鐘的工作原理
1)晶體振盪器電路
晶體振盪器是構成數字式時鐘的核心,它保證了時鐘的走時準確及穩定.
圖3-2所示電路通過cmos非門構成的輸出為方波的數字式晶體振盪電路,這個電路中,cmos非門u1與晶體,電容和電阻構成晶體振盪器電路,u2實現整形功能,將振盪器輸出的近似於正弦波的波形轉換為較理想的方波.輸出反饋電 阻r1為非門提供偏置,使電路工作於放大區域,即非門的功能近似於一個高增益的反相放大器.電容c1,c2與晶體構成一個諧振型網路,完成對振盪頻率的控制功能,同時提供了一個180度相移,從而和非門構成一個正反饋網路,實現了振盪器的功能.
由於晶體具有較高的頻率穩定性及準確性,從而保證了輸出頻率的穩定和準確.
晶體xtal的頻率選為32768hz.該元件專為數字鐘電路而設計,其頻率較低,有利於減少分頻器級數.
從有關手冊中,可查得c1,c2均為30pf.當要求頻率準確度和穩定度更高時,還可接入校正電容並採取溫度補償措施.
由於cmos電路的輸入阻抗極高,因此反饋電阻r1可選為10mω.較高的反饋電阻有利於提高振盪頻率的穩定性.
非閘電路可選74hc00.
圖3-2 coms晶體振盪器
2)分頻器電路
通常,數字鐘的晶體振盪器輸出頻率較高,為了得到1hz的秒訊號輸入,需要對振盪器的輸出訊號進行分頻.
通常實現分頻器的電路是計數器電路,一般採用多級2進位制計數器來實現.例如,將32768hz的振盪訊號分頻為1hz的分頻倍數為32768(215),即實現該分頻功能的計數器相當於15極2進位制計數器.常用的2進位制計數器有74hc393等.
本實驗中採用cd4060來構成分頻電路.cd4060在數字積體電路中可實現的分頻次數最高,而且cd4060還包含振盪電路所需的非門,使用更為方便.
cd4060計數為14級2進位制計數器,可以將32768hz的訊號分頻為2hz,其內部框圖如圖3-3所示,從圖中可以看出,cd4060的時鐘輸入端兩個串接的非門,因此可以直接實現振盪和分頻的功能.
圖3-3 cd4046內部框圖
3)時間計數單元
時間計數單元有時計數,分計數和秒計數等幾個部分.
時計數單元一般為12進位制計數器計數器,其輸出為兩位8421bcd碼形式;分計數和秒計數單元為60進位制計數器,其輸出也為8421bcd碼.
一般採用10進位制計數器74hc390來實現時間計數單元的計數功能.為減少器件使用數量,可選74hc390,其內部邏輯框圖如圖 2.3所示.
該器件為雙2—5-10非同步計數器,並且每一計數器均提供一個非同步清零端(高電平有效).
圖3-4 74hc390(1/2)內部邏輯框圖
秒個位計數單元為10進位制計數器,無需進位制轉換,只需將qa與cpb(下降沿有效)相連即可.cpa(下降沒效)與1hz秒輸入訊號相連,q3可作為向上的進位訊號與十位計數單元的cpa相連.
秒十位計數單元為6進位制計數器,需要進位制轉換.將10進位制計數器轉換為6進位制計數器的電路連線方法如圖3-5所示,其中q2可作為向上的進位訊號與分個位的計數單元的cpa相連.
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