1樓：匿名使用者
可綜合的都是並行執行的。其實也不難理解，verilog是硬體語言，也就可以看成是一個電路。在實際的電路中沒辦法延遲，沒辦法讓一邊先通電，再讓另一邊通電，所以一切都是同時進行的。
這並行的前提都是「可綜合」。
如果是寫testbench，會用到不可綜合的模組，這些模組是行為級的，在實際電路中無法實現。比如task，比如阻塞賦值等等，這些都是有順序的。
2樓：執劍映藍光
所有塊是並行的。always塊和forever通電後只要滿足觸發條件就始終執行，initial是**用的，只執行一次。
舉例如下：
always@(posedge clk)
begin
a=b;
c=d;
endalways@ (posedge clk or negedge rst)
if(scl)
df=1'b1;
else df=1'b0;
上面的兩個塊為並行。在時鐘上升沿到來時同時判定兩個always塊內邏輯是否符合，符合則執行相關語句。
3樓：守恆的我
各個always模組都是並行執行的，這比較難理解，你需要慢慢理解
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